发布日期：2026-03-20 19:48 点击次数：147
文 | 半导体产业纵横
先进封装，正成为近日半导体市集的行业热词。一边是光刻机龙头ASML厚爱把枪口瞄准先进封装，一边是博通运行出货 3.5D XDSiP 先进封装平台首款 SoC 芯片。
这一系列动作的背后，指向一个显豁的行业共鸣：摩尔定律步入下半场，单纯依靠制程微缩的旅途断然越走越窄。而先进封装，正成为半导体产业改日十年的关节增长极，亦然行业中枢竞争的全新赛谈。
要理会这一变革的势必性，需先穿透先进制程瓶颈下，芯片行业面对的两大中枢困局。
01 芯片微缩，走进死巷子
曩昔半个多世纪，半导体产业的中枢叙事恒久围绕“晶体管微缩”伸开。每一次制程工艺的迭代（从28nm到7nm，再到3nm、2nm），施行齐是通过疲塌晶体管尺寸，在单一芯片晶圆上集成更多晶体管，从而杀青性能晋升、功耗诽谤的“双重红利”。这一逻辑撑持了行业数十年的高速增长，成为芯片产业发展的中枢驱能源。
但如今，这条被考据精深次的赛谈，已触达不能超越的天花板。
从物理层面看，当晶体管尺寸贴近原子量级，传统的硅基CMOS技能面对根人性挑战：晶体管栅极走电问题日益严重，量子隧穿效应导致芯片寂静性大幅下落，信号传输蔓延难以优化。即即是当今起始进的3nm工艺，其晶体管密度已接近物理极限，进一步微缩带来的性能增益已呈角落递减——每推动一纳米，所需的技能突破难度呈指数级高潮。
从老本角度看，先进芯片制造依赖极紫外光刻（EUV）等中枢拓荒，而天下仅少数企业能掌持EUV技能，拓荒采购老本超1.5亿好意思元/台。同期，制程微缩对原材料纯度、分娩环境洁净度的条目近乎淡漠，进一步推高了晶圆厂的运营老本。这少许，从台积电的晶圆报价中便可读出：
物理极限的拘谨与经济老本的重压，共同宣告了“单一依赖制程微缩”的期间走向散伙。技能旅途的瓶颈，倒逼行业跳出“尺寸之争”，寻找新的性能晋升旅途。
而先进封装，恰是破解这双重困局的最好谜底。
02 先进封装的战场，早已判若是非
先进封装的中枢逻辑，是“异构集成、系统重构”——它不再执着于单芯片的制程精进，而是通过封装级的技能创新，杀青多芯片、异质芯片的高效整合，用系统级的全局优化，弥补单芯片的性能短板。
当今天下主流的先进封装技能，主要分为四通衢线，每条道路齐有我方明确的中枢战场、处置的中枢矛盾，以及对应的产业样式。
第一条道路，是2.5D/3D封装，该技能亦然刻下高端算力的中枢载体。四肢AI大模子、HPC、高端GPU的刚需技能，2.5D/3D封装主攻极致互联带宽与超低蔓延，平直决定高端算力芯片的性能开释。
其中，2.5D封装通过中介层杀青了高密度互连—— 中介层多给与硅或玻璃材料，通过重布线层（RDL）与硅通孔（TSV）构建精致互连收罗，芯片先与中介层键合，再通过中介层采集至基板。硅中介层的布线密度远高于传统有机基板，可杀青微米级线宽与线距，大幅裁汰芯片间互连距离，使信号带宽晋升 3-5 倍，功耗诽谤 40% 傍边；而玻璃中介层凭借更低的介电损耗与更优的热寂静性，成为下一代 2.5D 封装的中枢材料标的。典型诈欺包括 AI 加快卡、高端 GPU（如 NVIDIA H100）、数据中心芯片，台积电 CoWoS、英特尔 EMIB 等技能均是 2.5D 封装的熟谙代表，当今已杀青大规模量产。
3D 封装则透彻冲破平面截止，以“垂直堆叠” 杀青集成密度的质的飞跃，是高端封装的中枢方式。其中枢逻辑是将多片芯片（逻辑芯片、内存芯片等）垂直肖似，通过硅通孔或羼杂键合技能杀青层间平直互连，无需中介层中转 —— 这亦然 3D 与 2.5D 封装的施行分散。英特尔Foveros、三星X-Cube技能现已落地，是下一代超算与旗舰AI芯片的中枢标的。
这类技能尽管当先，但面对老本崇高、制造工艺复杂的问题，还受制于供应链高度聚合（尤其是台积电 CoWoS 产能病笃）带来的产能依赖与生态壁垒。
第二条道路，为Chiplet封装。其中枢是将高大SoC拆分为多个功能芯粒，按需聘请最优制程代工，再通过封装整合杀青无缺功能。比如，将最关节的模块（如计较中枢）用先进制程，把I/O、存储等对制程不敏锐的模块用熟谙制程，从而在全体性能和老本之间赢得均衡。AMD便凭借Zen架构Chiplet有运筹帷幄，在x86 CPU市集杀青了份额的快速攀升。国内方面，长电科技、通富微电等龙头已杀青规模化突破，多款国产Chiplet架构芯片落地。
Chiplet技能诚然杀青了活泼的假想和老本优化，但面对着多芯粒集成带来的假想复杂度高、互联圭臬息争难以及潜在的系统级协同考据风险。
第三条道路，是扇出型封装（Fan-Out）。若是说2.5D/3D是高端专属，扇出型封装就是杀青高性能与老本均衡的优选有运筹帷幄，它放手传统基板与引线框架，晶圆级平直制造重布线层（RDL），不仅显赫疲塌了封装体积、晋升了散热后果，还提供了比2.5D封装更具竞争力的老本上风。
扇出型封装尽管性价比凸起，但在面对极致I/O密度和超大规模集成需求时，其电气性能和假想活泼性比较2.5D/3D封装仍存差距。
第四条道路，是SiP系统级封装。SiP是花费电子、可一稔拓荒、物联网、车载电子等碎屑化场景的首选，中枢中意“小体积、全功能、快落地”需求。通过将处理器、存储、传感器、射频等多类芯片整合进单一封装体，SiP杀青无缺系统功能，具备研发周期短、适配性强、集成度高的上风，是碎屑化需求场景的高性价比有运筹帷幄。苹果iPhone、AirPods全系列大规模给与，国内车载、IoT厂商也依托SiP快速杀青居品量产。
虽非参数最顶尖，但SiP是诈欺范围最广、离末端市集最近的先进封装有运筹帷幄。
03 光刻机，金博宝app手机版在封装市集“火出圈”了
不错看到，刻下的先进封装技能，已透彻脱离传统“拼装” 范围，迈入 “微纳制造” 的高阶阶段。光刻技能恰是这一行型的中枢撑持。
从技能角度看，晶圆级封装（WLP）平直在整片晶圆上进行封装，需要光刻技能界说布线层，精度条目达到纳米级；Chiplet 封装技能中，不同芯粒的“互连”需要超细澄澈，必须用光刻技能杀青 “凸点”“ 重布线层” 的高精度制造；3D IC 封装技能中，芯片垂直堆叠后，通孔（TSV）的加工也需要光刻支持定位。
当下的后端光刻市集，持久由佳能主导。如今该边界的竞争正在变得愈发历害。据悉，ASML已运行供应其先进封装光刻系统Twinscan XT:260，首批出货始于2025年底。XT:260具备更高的糊涂量，称其分娩率高达传统系统的四倍。该拓荒不错处理厚度在0.775到1.7毫米之间的基板，还能缓解因多芯片贴装引起的高达1毫米的翘曲。
尼康（Nikon）则诡计于 2027 年 3 月切入该赛谈，届时将酿成佳能、ASML、尼康三方竞逐的市集样式，技能道路与老本限制的竞争将进一步激化。
AI 算力需求的爆发式增长成为封装光刻拓荒需求的中枢驱能源。AI 处理器通过 2.5D/3D 封装将GPU与HBM深度集成，以突破存储带宽瓶颈，这一架构对中介层（interposer）的澄澈精度提议纳米级条目。台积电 CoWoS 封装产能的快速推广印证了这一趋势：其月产能从 2024 年的 3.5 万片晶圆跃升至 2025 年底的 7 万片，预测 2026 年底将达到 13 万片，而英伟达、AMD 等头部客户的聚合下单，平直推动了对高精度中介层光刻系统的需求激增。值得厚爱的是，跟着封装尺寸接续扩大，制造商正从传统圆形硅晶圆转向矩形基板，以诽谤材料损耗率，这对光刻拓荒的基板适配性与制程活泼性提议了更高条目。
04 羼杂键合拓荒，先进封装的另一中枢救济
在光刻技能主导澄澈界说的同期，羼杂键合拓荒正以“互连改变” 的姿态，成为先进封装兴隆中的另一关节增量。
四肢传统热压键合与凸点键合的升级有运筹帷幄，羼杂键合技能（尤其 Cu-Cu 羼杂键合）通过金属与介电质的同步键合，将互连间距从传统有运筹帷幄的 40μm 压缩至 1-2μm，每浮浅厘米可杀青百万级采集点，使芯片间数据传输带宽晋升一个数目级，同期诽谤寄生电阻与功耗，成为 3D IC 堆叠、HBM 制造等高端封装场景的必选技能。上文四大先进封装技能也对羼杂键合技能提议明确需求，比如3D 封装四肢其中枢刚需场景，“垂直堆叠” 架构依赖羼杂键合杀青层间平直互连；Chiplet 封装向高端化进阶过程中，AMD 等处理器通过羼杂键合处置芯粒间带宽瓶颈。
据悉，ASML正在研发羼杂键合拓荒，并与Prodrive、VDL-ETG两家供应商建筑技能合营。这两家企业此前为ASML的EUV光刻机提供磁悬浮系统中枢组件，其技能积蓄将为新式封装拓荒的精密通顺限制提供关节救济。
ASML首席技能官Marco Pieters此前公开默示，封装步调的拓荒创新将成为半导体产业新的增长极，异常是羼杂键合技能能杀青芯片间更密集的互连，这对拓荒精度提议极高条目。若羼杂键合拓荒研发得胜，将与ASML现存居品线酿成协同效应，使其袒护从晶圆制造到封装测试的全产业链拓荒供应才能。
而羼杂键合与光刻技能的协同，组成了先进封装的中枢制造闭环：光刻技能负责澄澈与键合 pad 的精确界说，羼杂键合拓荒杀青芯片间的高密度互连，两者共同撑持起 “微纳制造 + 异构集成” 的先进封装体系。
05 3.5D封装，巨头们齐下场了
面对AI带来的计较需求，博通、AMD、英特尔、三星等半导体巨头正凭借各自的中枢技能有运筹帷幄，共同界说3.5D封装。
早在2023年，AMD就发布了业界厚爱的MI300系列AI加快器，成为首家将3.5D封装技能引入量产的计较巨头。AMD的3.5D封装施行上是将台积电两大顶端工艺进行了会通创新：既给与了基于Cu-Cu羼杂键合的SoIC 3D堆叠技能，将GPU计较芯片或CPU芯片垂直堆叠在I/O芯片（IOD）之上，杀青了超15倍的互连密度晋升与极致能效；同期又依托CoWoS 2.5D硅中介层，将多个3D堆叠模块与HBM3内存进行高密度比肩互连。这种3D堆叠计较芯片+2.5D集成内存与I/O的复合架构，恰是AMD所界说的“3.5D封装”
博通也于近日布告了一项关键推崇：基于其XDSiP 3.5D平台、给与2nm制程的定制计较SoC已厚爱拜托富士通，将用于AI超算集群。该技能由博通于2024年推出，其中枢“杀手锏”在于给与了面对面（F2F）羼杂铜键合技能。
与传统的“面背堆叠（F2B）”不同，博通平直将2nm的计较芯片与5nm的SRAM缓存芯片“正面贴正面”地键合在一谈。这种原子级的铜-铜采集，使得每浮浅毫米可达成数万个互联点，大幅晋升了芯片间的互联密度，同期显赫诽谤了接口功耗。这种高密度、低功耗的互联才能，为算力密集型诈欺提供了基础。据悉，3.5D XDSiP 所给与的 F2F HCB 技能，很可能是台积电 SoIC-X（无凸块）堆叠技能的专属落地有运筹帷幄。和AMD的有运筹帷幄类似，尽管该有运筹帷幄给与了博通自主研发的假想架构与自动化经由，但因其同期会通了 2.5D 集成与 3D 堆叠两种技能，因此被界说为 “3.5D” 封装。
三星的先进封装技能主要分为两大类：属于2.5D封装的I-Cube和属于3DIC 的X-Cube。与此同期，三星电子的先进封装（AVP）部门也正在主导开发“半导体3.3D先进封装技能”，运筹帷幄诈欺于AI半导体芯片，2026年第二季度量产。 该技能通过装配RDL中介层替代硅中介层来采集逻辑芯片和HBM；并通过3D堆叠技能将逻辑芯片堆叠在LLC上。 三星预测，新技能生意化之后，与现存硅中介层比较，性能不会下落，老本可省俭22%。 三星还将在3.3D封装引进“面板级封装 (PLP)”技能。
英特尔也在开发勾通3D封装和2.5D封装的3.5D封装技能。英特尔代工的先进系统封装及测试（Intel Foundry ASAT）的技能组合，包括 FCBGA 2D、FCBGA 2D+、EMIB 2.5D、EMIB 3.5D、Foveros 2.5D & 3D 和 Foveros Direct 3D 等多种技能。其EMIB 技能系列在芯片互连边界赢得了关键突破。2.5D 版块给与的镶嵌式硅桥技能，其最小线宽 / 线距达到 10μm / 10μm，互连密度晋升至 1500 个采集点 / mm²。3.5D 版块通过硅通孔 (TSV) 技能杀青垂直互连，通孔直径限制在 5μm，深宽比达到 10:1，救济最多 4 层芯片的立体堆叠。
不错看到，鄙人一代先进封装——3.5D/3.3D技能开发中，羼杂键合技能也均为关节词。
说明Global Market Insights 市集数据清醒，该市集预测将从2026年的374亿好意思元增长至2031年的620亿好意思元，并在2035年达到953亿好意思元，预测期内复合年增长率为11%。改日，拓荒的技能迭代速率、与芯片假想的协同优化才能，将成为决定 3.5D 封装产业竞争力的中枢变量。
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